低功耗設計論文范文

前言：我們精心挑選了數(shù)篇優(yōu)質(zhì)低功耗設計論文文章，供您閱讀參考。期待這些文章能為您帶來啟發(fā)，助您在寫作的道路上更上一層樓。

第1篇

2月7日~11日在舊金山舉辦的2010 ISSCC,以“感知未來”為主題,向觀眾展示了集成電路的前沿進展、未來的技術方向以及“后CMOS時代”硅半導體技術的替代者。

集成電路發(fā)展的見證者

時至今日,由IEEE(國際電氣電子工程師協(xié)會)舉辦的ISSCC已經(jīng)走過了57個年頭。集成電路歷史上一些里程碑式的創(chuàng)新大都會在ISSCC上首次公布:從1962年仙童公司的TTL(晶體管-晶體管邏輯)電路開辟了數(shù)字電路的集成時代,到1968年泰克公司的集成放大器將模擬電路帶入集成時代,再到1974年英特爾公司的8位處理器開啟了計算普及之門;更不用說多核、高性能CPU、低功耗技術、視頻處理器、可編程DSP(數(shù)字信號處理器)、WiFi、藍牙、CCD圖像傳感器等人們耳熟能詳?shù)男畔⒓夹g。

本次會議設有10個議題:低功耗數(shù)字技術、高性能數(shù)字技術、存儲器、模擬、射頻、數(shù)據(jù)轉(zhuǎn)換器、無線、有線、圖像/顯示/微電子機械系統(tǒng)/醫(yī)療和技術方向。

根據(jù)ISSCC公布的論文統(tǒng)計,來自世界多個國家和地區(qū)的半導體企業(yè)和高校等研究機構共向大會提交了638篇論文,其中有210篇被大會錄用。這兩個數(shù)字分別略高于2009年的582篇和203篇,稍低于2008年的656篇和237篇。從地域上看,北美和歐洲的論文數(shù)在國際金融危機最為嚴重的2008年也處于谷底,分別為78篇和52篇,而今年則達到86篇和59篇。從機構分布上看,在會議上達到或超過4篇的共有15家,其中英特爾以13篇位居其首,而產(chǎn)業(yè)界和學術界分別以51%和49%的比例在論文數(shù)量上平分秋色。

從注冊觀眾上,今年的觀眾數(shù)量較2009年提高了一成。集成電路產(chǎn)業(yè)歷來是整個IT產(chǎn)業(yè)的風向標,此次會議在論文和觀眾數(shù)量上都有所回升,這對于整個IT產(chǎn)業(yè)是個好消息。

我國內(nèi)地是在2005年、2006年和2008年分別由新濤科技(上海)有限公司、中科院半導體所和清華大學實現(xiàn)了企業(yè)、研究機構和高校在ISSCC上論文的零突破。

高性能處理器龍爭虎斗

高性能處理器依舊是ISSCC的熱門之一,英特爾與AMD、IBM與Sun這兩對“冤家對手”,各自在會議上亮出自家的“鎮(zhèn)山之寶”。

32nm處理器成為英特爾與AMD比武的擂臺。英特爾在其《Westmere:32nm IA處理器家族》的論文中,披露了32nm 處理器Westmere系列的技術細節(jié)。Westmere在性能上從45nm處理器Nehalem的4內(nèi)核/8線程提升到6內(nèi)核/12線程,L3 緩存從8MB提升到12MB,晶體管數(shù)量則從7.31億個增加到11.7億個。得益于32nm制程技術,6個內(nèi)核的Westmere的芯片面積(240mm2)甚至略小于4個內(nèi)核的Nehalem(262mm2)。Westmere還在電源輸入端引入了反諧振電路和LC濾波器,以降低電源噪聲對QPI總線和DDR時鐘的干擾。

AMD沒有出現(xiàn)在ISSCC統(tǒng)計的論文達到或超過4篇的統(tǒng)計名單中,它在《32nm SOI CMOS下實現(xiàn)的x86-64內(nèi)核》的論文中介紹了未來AMD 32nm處理器內(nèi)核的一些特征:采用SOI技術,主頻超過3GHz,單個內(nèi)核的功耗控制在2.5W~25W之間。

在RISC處理器上,IBM了性能較之上代產(chǎn)品POWER 6有近5倍提升的處理器POWER 7,這種計算性能的大幅提升,在當今處理器的更新?lián)Q代中還是罕見的。POWER 7擁有8個內(nèi)核,每個內(nèi)核含4個線程。POWER 7采用45nm SOI工藝,它將原有外置的L3緩存集成到芯片上,每個內(nèi)核擁有4MB的L3緩存,整個芯片的L3緩存高達32MB,芯片面積為467mm2。

被Oracle納入旗下的Sun在會上介紹了UltraSPARC家族的下一代產(chǎn)品的技術特征:采用40nm制程、16內(nèi)核、128線程。這一信息的披露給UltraSPARC的用戶帶來些許的安慰,但Sun能否將其付諸實施,那還要Oracle說了算。

英特爾還在會上介紹了采用SoC(片上系統(tǒng))技術的48內(nèi)核處理器Message passing。這款被稱之為“SCC”(單芯片云計算)的處理器,除了在數(shù)據(jù)吞吐方面獨具匠心外,其工作頻率和電壓分別設有28檔和8檔,可以分別獨立調(diào)節(jié),從而有效地降低了功耗。

綜觀高端處理器設計,各家都有自己的獨門絕技,而各家共同關注的依舊是在降低功耗的同時通過增加內(nèi)核數(shù)量來提升整體性能。

低功耗處理器跨越1GHz門檻

與高端處理器將對性能的追求放在首位不同,降低功耗成為低功耗處理器的第一訴求。如今,伴隨著智能手機、消費電子產(chǎn)品以及其他嵌入式應用的發(fā)展,性能的提升已經(jīng)成為低功耗處理器亟待解決的問題。

以未來智能手機的需求為例,它要求具有主頻到達GHz量級,高達100Mbps的數(shù)據(jù)傳輸率,而且智能手機的總功耗應該限制在1W水平上。通常,功耗和計算性能如同魚與熊掌一樣不可兼得。于是,一些創(chuàng)新的技術被引入低功耗處理器的設計之中。

英特爾在本次ISSCC上介紹了一種采用45nm工藝的自適應處理器原型。這種處理器內(nèi)核應用錯誤診斷和錯誤恢復電路,實現(xiàn)了降低電壓和提高主頻兩個目的,該處理器在0.8伏這個超低的、接近門限電壓的工作電壓下,性能提高了22%。與此同時,該芯片1.3GHz的主頻也使得低功耗處理器的主頻突破了1GHz的門檻。

英國ARM公司介紹了Razor技術,Razor具有時序錯誤探測、錯誤恢復和電壓-頻率調(diào)節(jié)功能。采用這一技術的65nm ARM ISA處理器,工作在1GHz主頻和1.1伏時,可在功耗降低52%的同時保持性能不變。

第2篇

Ultra Low-Power

Electronics and Design

2004, 273pp.

Hardcover $ 159.00

ISBN 1-4020-8075-1

Kluwer Academic Publishers

E.馬茨著

20世紀70年代，英特爾公司(Intel)的戈登?摩爾(Gordan Moore)預言：芯片上晶體管的數(shù)量將每隔18個月至兩年就會翻一番，是原來的兩倍，這即是“摩爾定律”。在過去的25年當中，信息技術的發(fā)展證實了摩爾定律，而且業(yè)界也認為摩爾定律將會繼續(xù)有效很長一段時間。現(xiàn)在是我們不得不面對摩爾定律的成功所帶來的后果的時候了。本書出現(xiàn)在基于65納米的CMOS技術的集成電路剛剛出現(xiàn)的時候，這種工藝的集成電路將用到的很多技術，本書都一一進行了充分討論。這就是為什么我們在小型化方面取得重大成功的同時，也引發(fā)出了在電源管理方面的很多新的問題。

問題的關鍵和物理根源在于：集成電路當中對于功耗有影響的諸多因素的發(fā)展速度存在著差異，晶體管速度和密度的上升發(fā)展比晶體管功耗下降要快很多，所以，總的意義上來說每個晶體管單位面積的功耗是上升的。因此，低功耗技術對于信息技術的發(fā)展具有很大的意義，本書匯集了低功耗技術的多篇論文，主要題目如下：（1）超低功耗設計：設備和邏輯設計方法；（2）片上光學互聯(lián)的低功耗技術；（3）納米技術的低功耗技術；（4）靜態(tài)漏電電壓的降低；（5）多處理器片上系統(tǒng)的節(jié)能共享存儲器系統(tǒng)結構；（6）低功耗嵌入式系統(tǒng)的轉(zhuǎn)換cache；（7）片上多處理器的功耗降低技術；（8）節(jié)能嵌入式DSP和多媒體處理的體系結構和設計技術；（9）軟件功耗最優(yōu)化的源碼級模型；（10）降低功耗的轉(zhuǎn)換擴展；（11）無線掌上電腦的低功耗網(wǎng)絡替換技術；（12）低功耗片上網(wǎng)絡設計；（13）高端工業(yè)片上網(wǎng)絡的系統(tǒng)級電壓模型；（14）低功耗端到端碼流對移動手持設備的適配。

本書適合計算機體系結構和電子信息專業(yè)的研究生和工程技術人員閱讀，也適合相關專業(yè)的人員參考。

丁丹，碩士生

（中國科學院計算技術研究所）

第3篇

關鍵詞:低功耗設計;電源關斷; CPF格式

The Design Implementation Based on Power Shut off Technology

WANG Dian-chao YI Xing-yong Pan Liang

(CEC Huada Electronic Design Co.,Ltd. Beijing 100102,China)

Abstract:The technology of Power Shut Off(PSO) refers to shutting off the power of the module when it dose not work in a period of time, in order to reduce chip power .The CPF format developed by Cadence company was adopted in this paper to define each low power cell and to introduce implementation flow of PSO through an experimental case. The result shows that the chip's static power can be effectively reduced when the PSO technology is used.

Key words: Low power design; Power Shot Off; CPF format

1引言

隨著系統(tǒng)芯片(SoC) 采用更先進的制造工藝并集成更多的功能,它所面臨的高性能與低功耗的矛盾越來越突出。對于130nm及以下的工藝,芯片的功耗密度越來越高、漏電功耗所占比例越來越大,在90 nm時,靜態(tài)功耗在總功耗的比例已經(jīng)接近1/3,如圖1所示,所以在芯片的設計過程中,除了對芯片的動態(tài)功耗進行優(yōu)化外,還要對芯片的靜態(tài)功耗進行有效的優(yōu)化。

芯片中某些模塊在一段時間內(nèi)不工作時,通過將其供電電源關斷,從而達到降低芯片功耗的目的。電源關斷(PSO)技術是最有效的降低靜態(tài)功耗的技術之一。本文通過采用Cadence公司的CPF格式來定義各個低功耗單元,用實例來介紹實現(xiàn)電源關斷的過程,并對結果進行了分析。

2 電源關斷技術

及CPF格式定義低功耗單元

2.1 電源關斷技術簡介

如果某一模塊在一段時間內(nèi)不工作,可以關掉它的供電電源。關掉供電電源可以使用設置在模塊頂部或底部的Power Switch開關,通常在使用后端工具進行布局布線時加入。斷電后,模塊進入睡眠模式,其漏電功率很小。喚醒時,為了使模塊盡快恢復工作模式,需要保持關電前的狀態(tài),保持寄存器(SRPG)可用于記憶狀態(tài)。 為了使保持寄存器記憶狀態(tài),模塊的電源關斷時,需要常開電源為保持寄存器供電。為了保證在睡眠模式時,下一級的輸入不會懸空,設計中需要插入隔離單元(Isolation Cell),提供一個“1”或“0” 的輸出,使下一級的輸入為確定的邏輯值。綜上所述,電源關斷設計需要工藝庫中提供的低功耗單元包括:包括保持寄存器(SRPG)、隔離單元(ISO)、常開緩沖器(always on buffer)及電源開關(power switch)等低功耗單元。

2.2 CPF格式定義低功耗單元

面臨低功耗設計,EDA工具供應商強調(diào)整個流程進行優(yōu)化來實現(xiàn)低功耗自動管理的概念,同時簡化設計的復雜性。由Cadence公司開發(fā)、Si2(silicon integration initiative)的低功耗聯(lián)盟(LPC)管理的通用功率格式(CPF,common power format)首先于2005年向行業(yè)開放。Synopsys后來聯(lián)合Mentor和Magma等公司開發(fā)了統(tǒng)一功率格式(UPF,unified power format)于2007年2月底作為一項Accellera標準出臺。 UPF和CPF命令十分類似,只是各自對應于不同的EDA工具。如圖2所示CPF設計流程。

CPF文件允許用戶在整個RTL-GDSII設計流程中定義功率設計意圖和約束條件,使用Tcl腳本文件,用戶可以使用其中的命令完成諸如建立和管理電源域、確定隔離和保持、定義與電源相關的規(guī)則和約束條件等等。

3基于電源關斷技術的設計實現(xiàn)

3.1設計實例介紹

測試芯片采用了電源關斷的低功耗設計技術,芯片中劃分了5個獨立的電源域,其中PD0為常開電源域,PD1-PD4為可關斷電源域,電源域中的寄存器在綜合階段全部替換成了保持寄存器,因此可以在電源重新上電后恢復斷電前的數(shù)據(jù)。芯片的邏輯部分供電電壓為1.8V,芯片中包含了一塊電源可關斷的SRAM模塊,如圖3所示。

物理實現(xiàn)選用的工藝庫為130nm低功耗庫,庫中包含了電源關斷設計所需要的低功耗單元。

3.2芯片的物理設計

相對于普通設計,在物理實現(xiàn)過程中,低功耗設計有一些特殊的步驟,需要在設計過程中加以注意,如加入power switch開關、添加連接常開電源的well tap 單元等等。接下來將對設計實現(xiàn)中的特殊步驟加以介紹。完整的低功耗設計實現(xiàn)流程如下:

3.2.1 添加 Power switch 開關

對需要關斷的Power Domain,添加power switch開關,在添加開關時要保證power switch屬于所添加的電源區(qū)域,同時起始點設置為布線間距的整數(shù)倍,否則在布線后插入filler會產(chǎn)生空隙。本次設計中power switch插入的起始點為264,此距離為采用的130nm工藝庫中布線間距(0.48)的整數(shù)倍。插入power switch腳本如下:

#PD1

addPowerSwitch-column

-powerDomain PD1

-globalSwitchCellName scs8lp_sleep_head_L

-leftOffset 264 -enablePinIn sleep

-enablePinOut sleepout

-enableNetIn instance_core/UNCONNECTED22

-enableNetOut sw_out

-checkerBoard 1

-horizontalPitch 900.0

3.2.2加入well tap單元:

對于常開電源區(qū)和可關斷電源區(qū),需要添加不同類型的well tap,對于常開電源區(qū),加入普通類型的well tap;但對于可關斷電源區(qū),由于電源關斷后,仍然有保持寄存器中的一部分邏輯電路在工作,即保存關斷前的數(shù)值,因此,必須對這部分工作的器件進行阱連接。添加特殊類型的well tap。如圖4所示,well tap單元上加有窄的stripe,以保證well tap供電,進而使保持寄存器工作部分的邏輯電路的阱連接。

3.2.3 Buffer tree synthesis for SRPG and ISO cell

對于各個電源區(qū)域保持寄存器的控制端,由于受到同一個控制信號的驅(qū)動,容易產(chǎn)生信號的延時及max fanout不滿足問題,通常對這些端口的信號線進行buffer tree synthesis,進而對信號到達不同寄存器的skew進行平衡。

隔離單元與保持寄存器單元類似,也要對控制信號端進行buffer tree synthesis。

相應的腳本如下:

#SRPG enable signal buffer tree synthesis

selectNet instance_core/n_594

bufferTreeSynthesis -bufList{scs8lp_bufkapwr_1scs8lp_bufkapwr_4}

-maxDelay 300ps

-net instance_core/n_594

-fixedBuf

-fixedNet

# isolation enable signal buffer tree synthesis

selectNetinstance_core/n_8065

bufferTreeSynthesis -bufList {scs8lp_buf_4}

-maxDelay 300ps

-net instance_core/n_8065

-fixedBuf

-fixedNet

在進行buffer tree synthesis 過程中,一定要設置-fixedBuf fixedNet,否則優(yōu)化過程中,會使常開的buffer被普通buffer替代,致使期望保存或恢復的數(shù)值不能正確操作。

3.2.4 Always on pin connected for SRPG

保持寄存器用于受到電源關斷的區(qū)域,保持寄存器一般包含兩級:主級與存儲級。主級與本地(可開關)電源軌相連。存儲級與常開電源相連,以便用最小的漏電電流保持正常狀態(tài),存儲級通常使用高閾值電壓晶體管。如圖5所示130nm工藝庫中保持寄存器版圖,其中kapwr為常開電源Pin。

保持寄存器的性能與常規(guī)寄存器幾乎完全一樣,不過需要更大的面積和稍高的動態(tài)耗電。在正常運行過程中,這些寄存器具有與其他標準寄存器相同的功能,一旦發(fā)出保持啟動信號,寄存器就進入保持模式,意味著可以關閉電源,處于保持模式時,時鐘和重置信號不起作用。

在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接。布線器會把選中的器件、選中的pin連接到指定的電源stripe上去,腳本如下:

#SRPG virtpwr connected by nanoroute

setNanoRouteMode -routeHonorPowerDomain true

setPGPinUseSignalRoute scs8lp_srsdfrtp_1:kapwr scs8lp_bufkapwr_1:kapwr

scs8lp_bufkapwr_4:kapwr

selectNet VDD1V8

setNanoRouteMode -routeSelectedNetOnly true

globalDetailRoute

setNanoRouteMode -routeSelectedNetOnly false

以上幾個步驟為電源關斷設計中相對普通設計需要特別注意的地方,布局布線完成后,需要進行詳細的DRC/LVS檢查。

4芯片的測試結果分析

芯片從Foundry返回后,測試結果表明,芯片可以實現(xiàn)電源關斷的操作,重新上電后,可以實現(xiàn)數(shù)據(jù)的恢復,如圖6所示。

對于單個可關斷的電源域,動態(tài)功耗為:3.04-3.25mA,供電電源關斷后,靜態(tài)功耗為: 189-200nA,從上述結果可以看出,芯片采用電源關斷技術,可以有效的降低芯片的靜態(tài)功耗。對于手持式設備,芯片的靜態(tài)功耗或待機功耗要求苛刻,對一些認證IP,認證結束后,芯片正常工作狀態(tài)下,不需要其繼續(xù)工作,可以考慮采用電源關斷技術,關斷其供電電源;對于某些特殊的IP或Memory等,也可以同樣采用此技術。

5結束語

電源關斷技術要求從系統(tǒng)級處了解在哪里增加電源門,怎樣及何時去控制這些電源門。同時切斷設計的電源必須能節(jié)省功耗,因為在斷電和加電轉(zhuǎn)換期間的功率純粹是浪費的。斷電和加電要求一定的轉(zhuǎn)換周期,也需要通過仿真來對比電源關斷時節(jié)省的功率以及加電時耗費的切換功率,同時,也必須權衡考慮為實現(xiàn)此省電技術而需要的芯片面積和關斷該設計所導致的任何性能降低。

采用電源關斷技術實現(xiàn)芯片設計,要從綜合階段開始,綜合過程中插入隔離單元并把普通寄存器替換為保持寄存器。接著,物理實現(xiàn)階段必須了解頂部/底部(header/footer)開關的特殊電源連接需求,正確的將開關插入各自的電源域中,同時要添加特殊類型的well tap,以保證保持寄存器常開部分邏輯電路的阱連接,在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接等等。

為確保流片成功,芯片設計要求通過時序和信號完整性分析,來解決開關中額外的IR-drop壓降、通過隔離單元的時延和控制信號對噪聲的靈敏度問題。等效性檢查應包括電源域識別、隔離/電源開關使能的驗證以及狀態(tài)保持的睡眠/喚醒序列檢查等等。

基于以上論述,是否采用電源關斷設計要經(jīng)過仔細的分析,準確的評估芯片設計中采用電源關斷技術后可以優(yōu)化靜態(tài)功耗的比例。同時,物理設計實現(xiàn)過程中,需要特別注意與其他普通設計的區(qū)別。

參考文獻

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作者簡介

王殿超,北京中電華大電子設計有限責任公司芯片工程部 物理設計工程師;