異步FIFO的設(shè)計(jì)范文

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《電子器件雜志》2014年第三期

1FIFO狀態(tài)判斷設(shè)計(jì)

1．1寫、讀指針的產(chǎn)生過程在FIFO的工作過程中，數(shù)據(jù)的寫入和讀出是按順序進(jìn)行的，一旦給其上電，寫\讀指針都指向第1個(gè)存儲單元，每當(dāng)收到寫\讀指令時(shí)，寫\讀指針都加1，當(dāng)寫\讀指針指向存儲器最后一個(gè)單元時(shí)，寫\讀指針又回到初始位置，形成環(huán)形地址［5］。由于在寫入前一個(gè)數(shù)據(jù)的同時(shí)要對下一個(gè)數(shù)據(jù)進(jìn)行預(yù)充電，所以，在寫入第1個(gè)數(shù)據(jù)時(shí)是不需要預(yù)充電的，這樣寫計(jì)數(shù)器輸出的寫地址指針要從0開始計(jì)數(shù)，在寫時(shí)鐘處于低電平期間進(jìn)行數(shù)據(jù)寫入，在寫時(shí)鐘上升沿時(shí)發(fā)生跳變，而讀地址指針則是從1開始計(jì)數(shù)的，在讀時(shí)鐘的上升沿發(fā)生跳變。本設(shè)計(jì)的FIFO容量為1MB(Mbyte)，因此地址指針有20bit。FIFO的工作原理如下:剛開始時(shí)，F(xiàn)IFO是處于復(fù)位(RESET)狀態(tài)的，讀寫地址都相等且為0，F(xiàn)IFO處于空狀態(tài)，讀信號被阻塞，只能進(jìn)行寫操作，每進(jìn)行一次，寫指針就遞增1。在對FIFO進(jìn)行最后一次寫操作時(shí)，寫指針的值由19回到0，此時(shí)讀寫地址指針又相等，F(xiàn)IFO處于滿狀態(tài)。此后寫信號被阻塞，只能進(jìn)行讀操作，同理，每進(jìn)行一次，讀指針就遞增1，直到讀指針再次回到0，此時(shí)FIFO再次回到空狀態(tài)。綜上所述，F(xiàn)IFO的空滿狀態(tài)都是在讀、寫地址指針相等時(shí)才會出現(xiàn)，于是判斷空滿狀態(tài)的問題就歸結(jié)于如何在讀、寫地址指針相等時(shí)，判斷出FIFO是處于空狀態(tài)還是滿狀態(tài)。傳統(tǒng)的方法是直接將讀、寫指針通過一個(gè)減法器進(jìn)行運(yùn)算，將運(yùn)算結(jié)果與一個(gè)預(yù)設(shè)值進(jìn)行比較:若(讀指針地址—寫地址指針＜=預(yù)設(shè)值)時(shí)，為滿狀態(tài)，相反為空狀態(tài)。此法存在兩個(gè)弊端。首先，采用減法器這樣復(fù)雜的運(yùn)算邏輯會降低FIFO的運(yùn)行效率。其次，由于運(yùn)算結(jié)果是和一個(gè)預(yù)設(shè)值進(jìn)行比較，會產(chǎn)生一個(gè)相對誤差，其準(zhǔn)確性也會降低。本設(shè)計(jì)采用為寫\讀地址指針分別附加一位的方法來判斷FIFO的狀態(tài)，當(dāng)寫\讀指針遍歷一次存儲器地址時(shí)，則增加的這一位改其“0”，“1”狀態(tài)，通過判斷寫、讀指針該改變位是否相等，從而正確判斷空滿狀態(tài)。即寫邏輯產(chǎn)生WP，WE，WF三組指針，讀邏輯產(chǎn)生RP，RE，RF三組指針，如圖2所示［6］。這里先給出結(jié)論:WF要比WP提前一個(gè)寫時(shí)鐘周期，WE要比WF延遲半個(gè)周期，其波形示意如圖3;RF要比RP提前半個(gè)讀時(shí)鐘周期，RE要比RP提前一個(gè)讀時(shí)鐘周期。其波形示意圖如圖4。

1．2空滿狀態(tài)判斷當(dāng)WE［20:0］=RE［20:0］時(shí)，存儲器處于空狀態(tài)，EF低電平有效，空狀態(tài)比較邏輯圖如圖5所示［7］。圖5中，將經(jīng)過寄存器輸出的信號WET組地址指針和經(jīng)由寫地址產(chǎn)生模塊輸出的RE組地址指針進(jìn)行比較。這個(gè)寄存器是由寫時(shí)鐘W_clk控制的，高電平有效，主要起到同步信號的作用，減少亞穩(wěn)態(tài)出現(xiàn)的概率［8］?？諛?biāo)志EF的寄存器由讀時(shí)鐘R_clk控制，低電平有效，當(dāng)開始向存儲器最后一個(gè)空間內(nèi)讀出數(shù)據(jù)時(shí)，那么在讀時(shí)鐘的下降沿觸發(fā)時(shí)，空標(biāo)志EF降為低電平。此后對存儲器進(jìn)行寫入操作，即在寫時(shí)鐘的上升沿觸發(fā)時(shí)，空標(biāo)志EF再次升為高電平。另外，為了避免讀時(shí)鐘W_clk的高電平和R_clk的低電平同時(shí)到來的情況，EF寄存器的置位端由寫時(shí)鐘和其延遲后的信號產(chǎn)生的窄脈沖來控制［9］。由于EF寄存器在讀時(shí)鐘為低電平時(shí)將數(shù)據(jù)輸出，所以RE指針在讀時(shí)鐘的下降沿不能發(fā)生跳變，而只能在上升沿跳變，因此得出結(jié)論RE比RP提前一個(gè)周期。當(dāng)WF［19:0］=RF［19:0］，但WF［20］≠RF［20］，即增添的附加位不相等時(shí)，存儲器處于滿狀態(tài)，滿狀態(tài)比較邏輯圖如圖6所示。同理，將經(jīng)過寄存器輸出的信號RFT組地址指針和經(jīng)由寫地址產(chǎn)生模塊輸出的WF組地址指針進(jìn)行比較。當(dāng)開始向存儲器最后一個(gè)空間內(nèi)寫入數(shù)據(jù)時(shí)，那么在寫時(shí)鐘的下降沿觸發(fā)時(shí)，滿標(biāo)志FF降為低電平。此后對存儲器進(jìn)行讀操作，即在讀時(shí)鐘的上升沿觸發(fā)時(shí)，滿標(biāo)志FF再次升為高電平。由于FF寄存器在寫時(shí)鐘為低電平時(shí)將數(shù)據(jù)輸出，所以WF指針在寫時(shí)鐘的下降沿不能發(fā)生跳變，而只能在上升沿跳變，因此，WF要比WP提前1個(gè)周期。如圖7和圖8所示為使用Verilog仿真得到的寫操作過程波形圖，在寫時(shí)鐘W_clk的某個(gè)下降沿來臨時(shí)，滿狀態(tài)出現(xiàn)，此時(shí)FF變?yōu)榈碗娖健?/p>

2轉(zhuǎn)發(fā)功能

FIFO的轉(zhuǎn)發(fā)能力是指當(dāng)FIFO從一個(gè)系統(tǒng)接入另一個(gè)系統(tǒng)時(shí)，不論當(dāng)前的讀地址指針處于什么位置，第2個(gè)系統(tǒng)都能夠?qū)IFO存儲器中的數(shù)據(jù)重新讀取。這樣，F(xiàn)IFO中存入的數(shù)據(jù)可以被多次讀出。如圖9所示，讀地址指針RT處于低電平時(shí)有效，在讀時(shí)鐘上升沿到來時(shí)，系統(tǒng)重新讀出存儲數(shù)據(jù)。

3測試結(jié)果分析

芯片容量為1MB(Mbyte)，數(shù)據(jù)寬度為18bit，經(jīng)0．18μmCMOS工藝流片。如表1所示，在電源電壓為5V的情況下，使用J750測試系統(tǒng)對芯片進(jìn)行測試，輸出的最高電壓為2．8V，輸出的電流為20mA左右。根據(jù)測試結(jié)果，支持異步讀寫及轉(zhuǎn)發(fā)功能，讀寫速度超過160MHz，其轉(zhuǎn)發(fā)功能測試，狀態(tài)標(biāo)志位功能測試均可達(dá)到100MHz，且狀態(tài)判斷準(zhǔn)確。

4結(jié)束語

本設(shè)計(jì)采用分別為讀、寫地址增添一位地址的方法，使得讀寫邏輯分別輸出三組地址，這與原先最直接的做法相比，明顯提高了fifo的速度，提高了狀態(tài)判斷的準(zhǔn)確性。轉(zhuǎn)發(fā)功能的實(shí)現(xiàn)使得FIFO在一些特定的環(huán)境下具有很好的使用價(jià)值。

作者：王凱孫鋒單位：江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院中國電子科技集團(tuán)公司58所