4bit相位量化DAC電路分析范文

本站小編為你精心準備了4bit相位量化DAC電路分析參考范文，愿這些范文能點燃您思維的火花，激發您的寫作靈感。歡迎深入閱讀并收藏。

《無線電通信技術雜志》2015年第二期

1相位量化系統架構

相位量化DAC系統結構如圖3所示，包括高速并串轉化器模塊、譯碼電路模塊、高速電流源開關模塊、電流源模塊和帶隙基準源模塊等5部分，它的量化精度為4bit，其工作過程如下：并串轉化器將DRFM數字部分傳輸過來的32位格雷碼數據轉化為4位高速串行的格雷碼，譯碼電路再將格雷碼轉換為8位溫度碼進而控制電流源開關的工作狀態，從而控制電流源的輸出。

2主要電路模塊

相位量化dac關鍵電路主要包括高速并串轉化器模塊、電流源模塊和帶隙基準源模塊等3部分。

2.1高速并串轉化器在DRFM芯片中，相位量化ADC與相位量化DAC的工作速率都為2GHz，而數字存儲部分的工作速率為250MHz，所以相位量化ADC發送出的數據要經串并轉換降低速率之后才能處理；而且為了降低存儲容量，提高效率，降低數據翻轉率，存儲值采用格雷碼編碼方式。同樣，相位量化DAC接收到的也為格雷碼編碼的數據，因此在相位量化DAC模塊中，首先要進行并串轉換恢復成原數據，再由譯碼器將格雷碼轉換成溫度碼，然后控制開關的閉合與斷開。對于數字電路來說，其難點主要是如何保證電路在2GHz的頻率下仍然能夠正常工作。根據模塊功能定義綜合出的高速并串轉化器電路圖，然后手動完成數字電路設計。數字電路的最快工作頻率已經達到了2GHz，器件的寄生參數對電路性能的影響會變嚴重，導致電路在高速情況下性能發生惡化，在此采用最小柵長的方式來減小寄生參數的影響，同時還要關注的問題有2個，一個是占空比的問題，包括數據的上升沿時間和下降沿時間是否一致、前后級數字電路的翻轉電平是否一致等，另外一個是建立時間和保持時間問題，否則DAC電路會出現丟碼或者誤碼的現象。對于第一個問題，可以通過調節PMOS器件與NMOS器件寬長比之間的關系來解決，一般來說PMOS器件的寬長比為NMOS器件的3倍左右，而對于第二個問題，要嚴格控制每個數字單元的延遲時間，確保時鐘信號的上升沿在信號周期的前半個周期到來。

2.2電流源模塊限制DAC性能主要有以下5方面的因素：有限的電流源輸出阻抗、電流源的匹配、電路熱噪聲、毛刺和時鐘饋通效應等。由于本芯片的量化位數為4bit，因此電路熱噪聲不是惡化性能的主要因素，數字信號的不一致可以通過嚴謹的版圖設計和大驅動電路來解決，而時鐘饋通效應也可以通過增加一個常通的開關來抑制，因此有限的電流源輸出阻抗和電流源的匹配成為本芯片的設計難點。如上所述，寄生電容將會給電路引入一個極點，由于電流源的輸出阻抗很大，即使寄生電容很小也會使極點很小。寄生電容由2部分組成：第一是MOS管本身的寄生電容，第二是版圖中電流源到開關的寄生電容，后者是主要組成部分，因此在版圖設計中減小寄生金屬連線的寄生電容有利于提高輸出阻抗的帶寬，但提高程度有限，所以在電路設計階段就應該尋找一種方法來解決輸出阻抗在高頻惡化的問題。一種可行的解決方式為在電流源或開關上串聯一個共源共柵管，它不僅解決了高頻輸出阻抗惡化問題，同時也增加了低頻輸出阻抗，在低頻處它將輸出阻抗增加了一個MOS管的本征增益倍。這種結構由于減小了數字信號通過開關柵漏電容產生的毛刺，所以在DAC設計中經常被采用，圖5中的電容C1引入了一個零點和一個極點，如果C0大于C1，則引入C0的零點會低于C1引入的極點，如圖6中虛線所示，否則，如實線所示。兩者的轉化發生在。圖6中的兩條曲線只是C0不同，從中可以清晰地看出減小C0和C1可以極大地增加帶寬，同時在開關或者電流源上疊加共源共柵管是增大電流源輸出阻抗的一種有效方法。

2.3帶隙基準源模塊高性能的基準電流對整個芯片的性能至關重要，對于MOS管來說，閾值電壓會隨著溫度變化而變化（高溫減小，低溫增大）。芯片中的基準電流是通過基準電壓VREF與一個外接電阻來實現。因此先要產生一個與溫度無關的基準電壓。在此采用經典帶隙基準電壓電路來滿足要求。在得到基準電壓之后，再采用一個外接偏置電阻得到一個與溫度無關的偏置電流如圖8所示。A2是一個普通的單級運放，它與MP1、REXT組成了一個兩級運放，用在負反饋中存在穩定性問題，因此用米勒補償來保證穩定性，提高相位裕度。由于負反饋REXT上端電壓等于帶隙基準電壓VREF，因此流過MP1和REXT的電流就為VREF／REXT，該電流就決定了MP1的柵極電壓，該電壓也提供給MP2的柵極，通過這樣的方式產生了一個與溫度無關的偏置電流IBIAS。

3仿真結果分析

使用CadenceSpectre仿真器對相位量化DAC的前級電路進行仿真（包括加法器和比較器），在90nmCMOS工藝模型下，Corner設置為：mos＝tt，temperture＝27℃，Vdd＝1．2V，在輸入端輸入一組頻率依次為10MHz、5MHz、2．5MHz和2．5MHz的格雷碼，觀察輸出波形。整體電路的輸出如圖9所示，從仿真波形可以看出，輸出波形為2．5MHz差分正弦波，量化位數為4位。對基本功能仿真中的輸出波形，用仿真工具進行快速傅里葉變換，計算出該輸出的SFDR結果如圖10所示，從頻譜圖中可以看出，在關注的帶寬范圍內，三次諧波最大，可以得出整體電路的無雜散動態范圍是65dB。對于4bit的相位量化DAC而言，溫度碼的頻率是輸出信號頻率的16倍，當溫度碼的頻率為2GHz時，輸出信號的頻率為125MHz，仿真結果如圖11所示。

4結束語

所分析的相位量化DAC中高速并串轉化器模塊、電流源模塊和帶隙基準源模塊，電路結構簡單，能夠在2GHz時鐘速率下完成串并轉換和量化輸出，瞬時帶寬可達250MHz，達到－26dBC的無雜散動態范圍。對同類產品的設計具有一定的借鑒作用，具有廣闊的應用前景。

作者：鄒振杰王湛陳明輝單位：中國電子科技集團公司第五十四研究所